IT之家 10 月 13 日消息，TheLec 報道稱，三星正計劃使用一種稱為背面供電網絡 (BSPDN) 的技術來開發 2 納米，而該技術其實是上周剛剛由研究員 Park Byung-jae 在三星 SEDEX 2022 上推出的一種新技術。
簡單來說，這種方案給出了除制程縮進和 3D 封裝外的另一個方向：開發晶圓背面。
Park 表示，在代工市場，技術正在從高 k 金屬柵極平面 FET 發展到 FinFET 再到 MBCFET 和現在的 BSPDN。
現階段主要使用的 FinFET《過去被稱為 3D 晶體管》是 10nm 工藝發展過程中的關鍵芯片設計技術，其采用了三面包覆式的柵極設計，可以在三個側面圍起電流通道，以此減少漏電《電子泄露》，但 5nm 甚至 3nm 工藝的發展意味著 FinFET 將面臨落伍，因此業界研發出了四面環繞式的全柵極或 GAA 技術。
然後，工廠在這一基礎上添加了它所謂的納米片而不是納米線，並將該技術稱為 MBCFET。
但這裡要說的 BSPDN 與此不同，可以理解為三星、英特爾和臺積電使用的小芯片設計的演變。
借助小芯片技術方案，我們可以在單個芯片上應用同種工藝，也可以連接來自不同代工廠不同工藝制造的各種芯片，這也是英特爾 14 代酷睿和 AMD 銳龍采用的技術方案，它也稱為 3D-SoC，可以同時將邏輯電路和內存模塊並在一起。
據介紹，BSPDN 與前端供電網絡不同，它主要是利用後端；正面將具有邏輯功能，而背面將用於供電或信號路由。
IT之家了解到，BSPDN 的概念於 2019 年在 IMEC 上首次被提出，當時有一篇引用該技術的 2nm 論文也在 2021 年的 IEDM 上進行了發表。
作者在這篇韓文名為《SRAM 宏和使用 2nm 工藝後端互連的邏輯設計和優化》的論文提出，將供電網絡等功能移至芯片背面，從而解決僅使用正面造成的佈線堵塞問題。
據稱，與 FSPDN 相比，BSPDN 的性能可提高 44%，同時功率效率提高 30%。
Imec 高級研究員、研發副總裁兼 3D 系統集成項目總監 Eric Beyne 表示：『小芯片涉及單獨設計和處理的小芯片芯片。
一個比較著名的例子是高帶寬存儲器 (HBM)—— 也就是動態隨機存取存儲器 (DRAM) 芯片的堆棧。
該內存堆棧通過接口總線連接到處理器芯片，這將它們的使用限制在容忍延遲的應用程序中。
因此，小芯片概念永遠不會允許在邏輯與快速、一級和中級緩存存儲器之間進行快速訪問』
通過 3D-SOC 集成，我們可以使用直接和較短的互連來實現內存邏輯分區，從而顯著提高性能。
在論文中，作者展示了 3D-SOC 設計的優化實現，內存宏位於 Die 的頂部，其餘邏輯位於 Die 的底部 —— 與 2D 設計相比，其工作頻率足足提高了 40%。
高性能 3D-SOC 系統的一種可能劃分涉及將部分或全部存儲器宏放置在 Die 的頂部，而將邏輯放置在 Die 底部。
在技術方面，這可以通過使用低溫晶圓對晶圓鍵合技術將『邏輯晶圓』的有源正面鍵合到『存儲器晶圓』的有源正面來實現。
在這種配置中，兩個晶圓的原始背面現在都位於 3D-SOC 系統的外部。
Eric Beyne 說：『我們現在可以考慮利用這些芯片的‘自由’背面進行信號路由或直接為‘邏輯晶圓’中的晶體管供電。
傳統上，信號路由和電力傳輸發生在晶圓的正面，它們在復雜的後端互連方案中爭奪空間。
在這些設計中，矽片的背面僅用作載體。
2019 年，Arm 的模擬首次顯示了在 CPU) 設計中使用 BSPDN 的有益影響，CPU 實施了由 imec 開發的 3nm 工藝。
在此設計中，位於晶圓減薄背面的互連金屬使用位於掩埋電源軌上的矽通孔 (TSV) 連接到矽片正面的 3nm 晶體管。
因此，當實現 BSPDN 以提供位於『邏輯存儲器』3D-SOC 底部的耗電核心邏輯電路時，可以預期額外的性能提升。
還可以考慮替代 3D-SOC 分區，其中部分內存塊《例如 L1 級緩存靜態隨機存取內存 (SRAM)》也位於底部裸片中，也由背面供電。
除了擴展 3D-SOC 設計的可能性之外，BSPDN 還被提議用於單片單芯片邏輯和 SRAM 片上系統 (SOC)，它們可以幫助進一步的設備和 IC 擴展。
imec 項目經理 Geert Van der Plas 說：『將供電網絡移至矽片背面已被證明是一種有趣的方法，可以解決線路後端 (BEOL) 路由擁塞挑戰並減少 IR 壓降。
與 3D-SOC 方法的主要區別在於，現在將偽晶圓鍵合到目標晶圓上，以實現背面晶圓減薄和金屬化』 imec 的合作夥伴之一當時就宣佈將在其未來的節點芯片之一中實施這樣的 BSPDN 概念。